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DS26504DK
Register Name: LEVEL7
Register Description: DS26504 Pin Settings (L2, L1, L0)
Register Offset: 0x0017
Bit #
Name
Default
7
—
0
6
—
0
5
L2tri
0
4
L2_Lev
0
3
L1tri
0
2
L1_Lev
0
1
L0tri
0
0
L0_Lev
0
Note: Settings for L2 are only valid in hardware mode (BIS[1:0] = 11), and ignored for other modes. In serial mode (BIS[1:0] =
10), L0 and L1 are used to set levels for CPHA and CPOL, respectively.
Bits 5 and 4: DS26504 L2 Tri-State and Level (L2tri and L2_Lev)
00 = FPGA drives L2 with 0V
01 = FPGA drives L2 with 3.3V
1x = FPGA tri-states L2 pin
Bits 3 and 2: DS26504 L1 Tri-State and Level (L1tri and L1_Lev)
00 = FPGA drives L1 with 0V
01 = FPGA drives L1 with 3.3V
1x = FPGA tri-states L1 pin
Bits 1 and 0: DS26504 L0 Tri-State and Level (L0tri and L0_Lev)
00 = FPGA drives L0 with 0V
01 = FPGA drives L0 with 3.3V
1x = FPGA tri-states L0 pin
Register Name: LEVEL8
Register Description: DS26504 Pin Settings (TAIS, RLB)
Register Offset: 0x0018
Bit #
Name
Default
7
—
0
6
—
0
5
TAIS tri
0
4
TAIS_Lev
0
3
—
0
2
—
0
1
RLBtri
0
0
RLB_Lev
0
Note: This register is only valid in hardware mode (BIS[1:0] = 11), and is ignored for other modes.
Bits 5 and 4: DS26504 TAIS Tri-State and Level (TAIS tri and TAIS_Lev)
00 = FPGA drives TAIS with 0V
01 = FPGA drives TAIS with 3.3V
1x = FPGA tri-states TAIS pin
Bits 1 and 0: DS26504 RLB Tri-State and Level (RLBtri and RLB_Lev)
00 = FPGA drives RLB with 0V
01 = FPGA drives RLB with 3.3V
1x = FPGA tri-states RLB pin
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